비아의 전기적 등가 모델

참고

이 문서의 층위 — 기본 이론. 비아를 집중정수(lumped) 등가 회로로 놓고 각 성분이 구조의 무엇에서 오는지까지 다룬다. 이 근사가 깨지고 비아를 3차원 전이 구조로 다뤄야 하는 영역은 고주파 거동이 소유한다. 구조 값의 이름은 구조와 제조 한계에서 정의했다.

1. 비아는 0 옴 도선이 아니다

회로도(schematic)에서 층 전환은 보이지 않는다. 넷(net) 하나가 이어져 있을 뿐이다. 그러나 기판에서 그 넷은 동박 − 배럴 − 동박 의 세 구간을 지난다. 배럴은 길이가 있고 단면이 있으므로 저항과 인덕턴스를 갖고, 둘레의 동박과 마주 보므로 커패시턴스를 갖는다.

이 성분들이 언제 보이는가가 이 문서의 주제다.

주파수	비아의 거동
직류·저주파	아주 작은 저항. 회로의 다른 요소에 묻힌다
중간	직렬 인덕턴스가 지배한다. 빠른 전류 변화가 전압을 만든다
고주파	인덕턴스와 커패시턴스가 함께 보인다. RLC 회로망처럼 거동한다

2. 등가 회로

비아 하나를 다음 세 성분으로 놓는다.

       R          L
  ──/\/\/\──────LLLLL──────
                   │
                   C
                   │
                  기준면

성분	이름	구조의 무엇에서 오는가
R	직렬 저항	배럴의 동 단면적과 길이
L	직렬 인덕턴스	비아 전류와 리턴 전류가 이루는 루프 면적
C	병렬 커패시턴스	랜드·배럴과 안티패드 가장자리가 마주 보는 면

유전체 손실을 함께 담으면 C 와 병렬로 컨덕턴스 G 가 붙는다. 이 넷이 전송선 등가 회로의 네 성분과 같은 이름인 것은 우연이 아니다 — 비아도 짧은 전송선이다.

3. 저항

배럴의 저항은 도체의 일반식을 따른다.

R = ρ · l / A

ρ 는 동의 저항률, l 은 배럴 길이, A 는 전류가 지나는 단면적이다. 여기서 A 는 홀의 면적이 아니라 도금된 동이 이루는 고리의 면적이다. 홀 지름만 보고 단면적을 잡으면 실제보다 훨씬 큰 값이 나온다.

교류에서는 표피 효과(skin effect)로 전류가 도체 표면에 몰리므로 유효 단면적이 더 줄고 저항이 주파수에 따라 오른다.

저항이 설계 판단에 들어오는 자리는 좁다.

문제가 되지 않는 곳	문제가 되는 곳
신호 비아 하나	전원을 나르는 비아
저속 회로	접지 비아를 지나는 큰 리턴 전류
	열을 옮기는 비아

전원·열 축의 처리는 전원 비아와 써멀 비아가 소유한다.

4. 인덕턴스

고속 회로에서 비아의 지배적인 기생 성분은 인덕턴스다. 전류가 변할 때 인덕턴스는 전압을 만든다.

V = L · di/dt

di/dt 가 크면 작은 L 로도 무시할 수 없는 전압이 생긴다. 그래서 인덕턴스가 문제가 되는 조건은 신호가 크다가 아니라 신호가 빠르다이다.

원통 도체를 기준면 위에 세운 근사로 자주 인용되는 관계는 다음과 같다.

L ≈ 5.08 · h · [ ln(4h / d) + 1 ]        (nH, h·d 는 인치)

h 는 배럴 길이, d 는 배럴 지름이다. 이 식이 말하는 것은 두 가지다.

관계	의미
L 은 h 에 거의 비례한다	짧을수록 좋다. 배럴 길이가 지배적인 변수다
d 는 로그 안에 있다	지름을 키워도 인덕턴스는 조금밖에 줄지 않는다

주의

이 식은 고립된 도체 하나의 근사이지 기판 위 비아의 값이 아니다. 실제 비아의 인덕턴스는 리턴 전류가 어디로 흐르는가에 따라 크게 달라진다(§6). 그래서 이 식은 경향을 읽는 용도이고, 값이 필요하면 전자기장 해석으로 구한다.

인덕턴스를 줄이는 수단은 셋이다.

1. 배럴을 짧게 한다 — 블라인드 비아 또는 백드릴
2. 리턴 경로를 가까이 둔다 — 둘레에 접지 비아를 배치한다
3. 여러 개를 병렬로 둔다 — 병렬 인덕턴스는 개수로 나뉜다

5. 커패시턴스

배럴과 랜드는 안티패드 가장자리의 동박과 마주 본다. 그 사이에 절연체가 있으므로 커패시터가 된다.

원통과 원통 사이의 근사로 자주 인용되는 관계는 다음과 같다.

C ≈ 1.41 · εr · T · D1 / (D2 − D1)       (pF, T·D 는 인치)

εr 은 비유전율, T 는 기준면을 포함한 절연 두께, D1 은 랜드 지름, D2 는 안티패드 지름이다.

값을 바꾸면	커패시턴스는
안티패드를 키운다	준다
랜드를 키운다	는다
비아가 지나는 기준면이 늘어난다	는다

커패시턴스는 신호를 둔화시킨다. 병렬 커패시턴스가 크면 상승 시간이 늘어난다. 동시에 커패시턴스는 그 지점의 임피던스를 낮추므로, 배선의 임피던스와 어긋나면 반사를 만든다. 이 축은 고주파 거동 §3 이 소유한다.

6. 리턴 전류와 루프

신호 비아만 보아서는 인덕턴스를 알 수 없다. 전류는 언제나 순환하므로, 비아를 타고 내려간 전류는 어딘가로 되돌아온다. 그 되돌아오는 경로가 리턴 경로(return path)다.

고주파에서 리턴 전류는 저항이 가장 낮은 경로가 아니라 인덕턴스가 가장 낮은 경로, 즉 신호 바로 아래를 따라 흐른다. 신호가 층을 바꾸면 리턴 전류도 새 기준면으로 옮겨 가야 한다.

리턴 경로가 가까울 때	리턴 경로가 멀 때
루프 면적이 작다	루프 면적이 크다
인덕턴스가 낮다	인덕턴스가 높다
방사가 적다	방사가 늘어난다
다른 신호와 결합이 적다	공통 리턴 경로를 공유해 결합이 는다

참고

루프 면적이 인덕턴스를 정한다. 그래서 비아의 인덕턴스를 줄이는 가장 효과적인 수단은 비아 자체를 굵게 만드는 것이 아니라 리턴 경로를 가까이 두는 것이다.

7. 기준면이 바뀔 때

층 전환의 처리는 바뀌기 전 기준면과 바뀐 뒤 기준면이 같은 넷인가로 갈린다.

경우	리턴 전류가 지나야 하는 것	처리
두 기준면이 같은 넷	두 면 사이의 직류 경로	신호 비아 곁에 접지 비아를 배치한다
두 기준면이 다른 넷	두 면 사이의 교류 경로	신호 비아 곁에 커패시터를 배치한다
기준면이 하나뿐	없음	별도 처리가 필요 없다

두 기준면이 다른 넷이면 비아로 이을 수 없다. 서로 다른 전위이기 때문이다. 그래서 교류에서만 이어 주는 소자를 둔다. 이것을 스티칭 커패시터(stitching capacitor)라고 하며, 배치 규칙은 고속 설계의 비아 처리 §4 가 소유한다.

주의

처리를 하지 않으면 오류가 나지 않는다. 회로는 이어져 있고 DRC 도 통과한다. 리턴 전류가 먼 길로 돌아갈 뿐이다. 그 결과는 파형의 왜곡과 방사로 나타나므로, 증상만 보아서는 원인이 층 전환이라는 것을 알기 어렵다.

8. 접지 비아

리턴 경로를 짧게 만들기 위해 신호 비아 곁에 두는 비아를 접지 비아 또는 리턴 비아라고 한다.

배치	효과
신호 비아 하나에 접지 비아 하나	리턴 경로가 한 방향으로 정해진다
대칭으로 여럿	리턴 경로가 나뉘어 인덕턴스가 더 낮아진다
신호 비아에서 멀다	루프 면적이 커져 효과가 준다

가까움이 개수보다 중요하다. 멀리 있는 접지 비아 넷보다 바로 곁의 하나가 루프 면적을 더 줄인다. 배치 패턴은 고속 설계의 비아 처리 §3 이 다룬다.