적용 — 고속 PCB 설계

1. 판정 절차

판정하는 것은 클럭 주파수가 아니라 상승 시간(rise time)과 하강 시간(fall time) 이다.

순서	하는 일
1	부품 데이터시트에서 출력 버퍼의 상승 시간을 확인한다
2	그 에지가 차지하는 주파수 대역을 환산한다(§2)
3	배선(routing) 길이의 편도 전파 시간을 구한다
4	전파 시간이 상승 시간에 견주어 무시할 수 없으면 전송선(transmission line)으로 다룬다

데이터시트의 값은 최소값인 경우가 많다. 같은 부품 번호라도 공정이 개선되면 에지가 빨라지므로, 설계 여유는 더 빠른 에지를 전제로 잡는다.

에지가 차지하는 주파수 폭의 상단을 어림하는 관계식이 널리 쓰인다.

f_knee ≈ 0.35 / t_r          t_r = 10 % – 90 % 상승 시간

상승 시간이 100 ps 인 신호를 넣으면 다음과 같다.

f_knee ≈ 0.35 / 100 ps = 3.5 GHz

클럭이 500 MHz 라도 배선은 수 GHz 대역의 전송선으로 동작한다. 배선·비아(via)·커넥터가 그 주파수까지 견뎌야 한다는 것이 이 값을 보는 이유다.

송신 버퍼에서 수신 버퍼까지 여섯 구간과 구간마다의 지배 요인

고속 설계는 채널을 구간으로 나누고 구간마다 지배 요인을 본다.

구간	지배 요인	설계자가 정하는 것
송신 버퍼	구동 세기 · 에지 속도	구동 설정 · 직렬 종단(termination)
패키지	본딩과 리드의 기생 성분	고를 수 없다 — 모델로 반영한다
배선	특성 임피던스(characteristic impedance) · 손실 · 크로스토크(crosstalk)	선폭 · 간격 · 층 · 길이
비아 전이	스터브 · 리턴 경로(return path) 불연속	층 선택 · 스티칭 비아 · 백드릴
커넥터	임피던스(impedance) 불연속 · 결합	부품 선정 · 진입 형상
수신 버퍼	입력 문턱 · 입력 용량	병렬 종단 · 등화 설정

어느 한 구간만 정밀하게 다뤄도 결과는 가장 부실한 구간이 정한다. 해석의 모델 체인도 같은 성질을 갖는다 — 보드 시뮬레이션 기법 §2.

계통	항목
전송선	특성 임피던스 · 반사(reflection) · 전송선 효과
손실	삽입 손실(insertion loss) · 반사 손실(return loss)
결합	크로스토크 · 차동 신호(differential signaling)
불연속	비아 불연속 · 커넥터 불연속
전원	그라운드 바운스(ground bounce) · 전원 무결성(power integrity)
방사	EMI · EMC
판정	아이 다이어그램(eye diagram) · 지터(jitter)

각 항목의 설계 기법은 고속 배선 설계 기법과 전원 무결성과 EMI가 소유한다.

아이 다이어그램의 개구 높이 개구 폭 교차점 두께

시간 영역의 판정은 아이 다이어그램으로 한다. 한 주기 구간에 수많은 파형을 겹쳐 그려, 어느 파형이 지나가더라도 논리 값이 인식되는 여유가 남는지를 본다.

두 여유는 서로 교환되지 않는다. 전압 여유가 넉넉해도 시간 여유가 없으면 링크는 실패한다.

전송률이 올라갈수록 판정 축이 시간에서 주파수로 옮겨 간다. 아주 빠른 직렬 링크에서는 채널을 S 파라미터로 다루므로 적용 — 고주파 PCB 설계의 도구를 그대로 쓴다.

축	확인
판정	데이터시트의 상승 시간으로 판정했는가 — 클럭으로 판단하지 않았는가
임피던스	스택업이 목표 임피던스를 낼 수 있는가
리턴	층 전환마다 리턴 경로가 이어지는가
종단	토폴로지에 맞는 종단인가 · 위치가 맞는가
길이	스큐 허용치 안에 들어오는가
결합	인접 배선 간격이 규칙을 지키는가
해석	배선 전 규칙과 배선 후 검증을 모두 돌렸는가